와이어 본드에서 플립 칩까지: 상호 연결이 실제 성능 병목 현상이 됨

트랜지스터의 규모가 계속해서 축소됨에 따라 실제 성능 병목 현상은 내부 로직에서 인터커넥트 및 패키징으로 옮겨졌습니다.낮은 기생 상호 연결을 갖춘 Flip Chip은 칩 성능의 상한선을 재정의하고 있습니다.

I/O 및 패드 링 설계에 대한 자료를 검토할 때 강력한 깨달음이 나타납니다. 칩 성능을 논의할 때 종종 트랜지스터, 아키텍처 및 프로세스에 초점을 맞추지만 실제 속도를 실제로 제한하는 것은 종종 코어 다이 외부에 있는 경우가 많습니다.

우리는 칩을 순수한 컴퓨팅 블랙박스로 여겼습니다. 내부 로직이 강력할수록 성능도 자동으로 높아집니다.그러나 이 문서는 우리에게 기본적인 진실을 상기시켜 줍니다. 칩은 외부 세계에 연결될 때만 작동한다는 것입니다.I/O, 전원 공급, 패키징 및 PCB를 포함하여 다이에서 시스템까지의 모든 단계에서 대기 시간, 소음, 전력 소비 및 불확실성이 발생합니다.

특히 I/O 설계 목표가 단순한 신호 전송을 넘어 구동 강도, 레벨 전환, 임피던스 매칭 및 ESD 보호를 동시에 요구하는 경우 I/O가 단순한 회로 설계가 아니라 전체 시스템 엔지니어링 과제라는 것이 분명해집니다.

더 중요한 것은 컴퓨팅 성능 규모와 패키징이 더욱 복잡해짐에 따라 다이에서 외부 시스템까지의 경로(와이어 본드에서 플립 칩, SiP 및 HBM으로 진화)가 더욱 어려워지고 병목 현상이 점점 더 심해지고 있다는 것입니다.대체로 현대 칩 디자인은 더 이상 빠른 컴퓨팅이 아니라 효율적인 연결에 관한 것입니다.

이러한 관점에서 볼 때 I/O 및 패드 링은 더 이상 주변 세부 사항이 아닙니다.이는 칩이 실제 시스템에서 제대로 작동할 수 있는지 여부를 결정하는 첫 번째 임계값입니다.

보고서가 실제로 전달하는 것

칩 설계의 진정한 어려움은 내부 컴퓨팅뿐만 아니라 외부 세계와의 안정적이고 효율적인 연결에도 있습니다.

핵심 개념: 칩은 고립된 섬이 아닙니다. I/O는 실제 인터페이스입니다.

칩에서 외부 시스템까지의 경로는 다음과 같습니다.

• I/O 회로
• 포장
• PCB
• 시스템 수준 조립

신호가 칩을 떠나면 상호 연결이 길어지면 대기 시간, 기생 정전 용량 및 인덕턴스가 급격히 증가합니다.

결론: I/O와 패키징은 이상적인 칩과 실제 작동 시스템 사이의 첫 번째 물리적 병목 현상을 형성합니다.

패키징의 특성: 시스템 성능 제약

패키징은 칩을 연결하는 것 이상의 역할을 합니다.모양은 다음과 같습니다:

• 전기적 성능(RLC 기생, 임피던스)
• 열 관리
• 기계적 보호
• 고전압 절연

포장 자체는 복잡한 전기-열-기계 시스템입니다.이는 근본적인 갈등을 야기합니다.

더 높은 I/O 요구 사항과 점점 더 복잡해지는 기생 효과.

주요 전환점: 와이어 본드 vs. 플립 칩

이 문서에서는 두 가지 상호 연결 기술 간의 근본적인 차이점을 강조합니다.

와이어 본드
긴 와이어 → 높은 RLC 기생 → 낮은 성능
비용 절감

플립칩
짧은 연결 → 낮은 기생 → 고성능
초고밀도 I/O 밀도 지원
더 높은 비용

추세: 패키징은 저비용 연결에서 고성능 상호 연결로 전환되고 있습니다.

I/O 회로의 특성: 드라이브 및 보호 시스템

최신 I/O 회로는 다음을 달성해야 합니다.

• 대규모 보드 레벨 용량성 부하 구동
• 레벨 전환(예: 1.2V에서 3.3V로)
• 임피던스 매칭
• 소음 감소
• ESD 보호

I/O 회로는 더 이상 단순한 논리 확장이 아닙니다.이는 전용 인터페이스 엔지니어링을 나타냅니다.

숨겨진 성능 저하 요인: ESD 및 전력 잡음

이 보고서는 두 가지 중요한 과제를 강조합니다.

1. ESD(정전기 방전)
다이오드 클램프와 같은 전용 보호 회로가 필요한 IC 신뢰성에 대한 가장 큰 위협 중 하나입니다.

2. SSO(동시 스위칭 노이즈)
동시에 여러 I/O 스위칭을 수행하면 순간적인 전류 서지, 전압 강하 및 패키지 인덕턴스와 밀접한 관련이 있는 노이즈가 발생합니다.

본질적으로 I/O 문제는 전원 무결성과 깊은 연관이 있습니다.

패드 링: 칩 주변부의 시스템 수준 구조

패드는 납땜 지점 그 이상입니다.그것은 다음을 통합합니다:

• I/O 유닛
• 파워링
• ESD 보호 네트워크

설계에는 패드 배열(인라인, 엇갈림, CUP)과 면적과 I/O 수 간의 균형이 포함됩니다.

패드 링은 칩과 패키지 사이의 시스템 인터페이스 레이어 역할을 합니다.

시스템 진화: SoC에서 SiP/칩렛까지

보고서에서 강조된 주요 추세는 다음과 같습니다.

• SoC: 단일 칩에 통합
• SiP: 하나의 패키지에 다중 칩 통합

이점에는 향상된 수율, 혼합 프로세스 노드, HBM, 포토닉스 및 기타 구성 요소의 통합이 포함됩니다.

시스템 통합은 칩 내부에서 패키지 내부로 이동하고 있습니다.

고급 패키징의 진화

명확한 로드맵이 나타납니다.

• MCM(멀티칩 모듈)
• 실리콘 인터포저(2.5D)
• HBM 통합

상호 연결 밀도가 지속적으로 증가하여 I/O 기능이 핵심 제한 요소가 되었습니다.

결론

칩 성능의 실제 병목 현상은 더 이상 내부 로직이 아니라 I/O, 패키징 및 외부 상호 연결입니다.이러한 요소는 칩이 실제 시스템에서 효율적으로 작동할 수 있는지 여부를 결정합니다.